一）概述

該課題源于本博士點通過外協合作針對裝備空軍的抗干擾電臺出口型進行改造設計的專項課題，目標為提供一種可編程配置的抗干擾電臺，能夠根據需要對當前我空軍裝備的某型超短波抗干擾電臺進行性能指標的縮放控制，以適應出口型號的需要。主要內容包括接收機核心算法的改進，對擴頻碼的碼長可配置，以及對應不同碼長和碼序列的相關器的設計和參數配置方式的設計。接收機為數字中頻軟件接收機，可在單片FPGA上實現了數字中頻信號解調算法以及數據輸入輸出接口的全部功能。

二）工作原理

軟件擴頻接收機包含射頻前端，頻率合成器，數字中頻模塊以及電源模塊，輔助調試模塊等其他外圍電路。

本課題核心部分為可靈活配置的數字中頻信號處理模塊，將用于替換現裝的抗干擾電臺中頻處理單元，二者接口的機械和電器特性將保持一致以支持直接模塊替換。其他模塊主要用于研發階段進行自主調試和驗證等用途。

三）軟件擴頻收機特點

1） 單芯片中頻信號處理單元

在單片FPGA（Altera公司的Cyclone系列 EP1C12）中實現了數字中頻BPSK/DS信號完整的發射和接收過程。

2）采用分段數字匹配濾波器實現信號解擴

直擴信號解擴采用分段式匹配濾波器形式的相關器，最大碼長128，且碼長可變。對匹配濾波器的硬件實現進行了資源優化，配合折疊式的相關器結構，占用的硬件資源比直接實現方式大大減小。

3）基于SOPC技術方案，可擴展實現軟件擴頻接收機

在FPGA中集成Altera的軟核處理器，配合其軟件指令定制功能和其他可用IP資源，構建了一個軟件擴頻接收機的平臺。

4）擁有完整的算法和軟硬件資源，適應不同應用需求。

基于分段式匹配濾波器的信號解調算法可以支持高動態信號的接收，提供了動態條件下獨特的無縫切換的鎖頻環路控制算法，使得載波恢復更為快捷、平穩。此外，還具備完整的Matlab仿真模型，Verilog硬件仿真模型和以FPGA板為中心硬件測試平臺，可作為第三方用來研發擴頻通信產品的參考平臺。

圖1. 軟件擴頻接收機中頻系統框圖

四）主要技術指標

基帶數據調制方式：DBPSK\QPSK

基帶數據傳輸速率：32\64\128kb/s

直擴擴頻碼：128位的M序列（碼型可選）；

直擴偽碼速率：4.096Mb/s

基帶成形脈沖：滾降系數可調的升余弦脈沖；

中頻頻率：24.384MHz（可選）；

中頻信息帶寬：大于8MHz；

中頻輸入信噪比：0dB~-5dB

多普勒頻移：不小于40KHz；

同步時間：不大于50ms（偽碼捕獲時間為1個符號期）

五）應用前景

本模塊是抗干擾電臺的核心功能模塊，可變長度的擴頻碼長對應于可以不同級別的抗干擾通信能力，這一特點使設備可以根據應用環境的要求，設置相應長度的擴頻碼和碼型，而無需改動電臺的硬件部分，讓一個型號的電臺可以適應多種不同要求的應用環境的要求。

數字中頻信號處理模塊的配置靈活性，可以廣泛應用于多種突發式語音、數據高動態無線通信場合以及GPS信號接收機設計。